避免latch的产生

阅读数: 次 2022-05-09

避免latch的产生

latch就是锁存器，数据被所存后，输入会不起作用。

避免不规范的写法

verilog中不规范的写法会导致latch的产生，应当避免这些行为：

组合逻辑中if语句没有else

下面这是个例子，由于没有else语句，会导致if中条件不满足时将输出端口直接接入输入端口，会综合出锁存器

module top_module (
    input      cpu_overheated,
    output reg shut_off_computer  ); //

    always @(*) begin
        if (cpu_overheated)
           shut_off_computer = 1;
    end
    
endmodule

请添加图片描述
应当改为如下的代码，加上else语句

module top_module (
    input      cpu_overheated,
    output reg shut_off_computer); //

    always @(*) begin
        if (cpu_overheated)
           shut_off_computer = 1;
        else
           shut_off_computer = 0;
    end
endmodule

组合逻辑中case的条件不能完全列举且不写defult

每加default的情况和if每加else类似，都会产生latch。因此必须保证case要有default语句，或者在case语句之前给每个输出都赋值一个初始值

下面两种方式都可以

// synthesis verilog_input_version verilog_2001
module top_module (
    input [15:0] scancode,
    output reg left,
    output reg down,
    output reg right,
    output reg up  ); 

    always @(*) begin
    	up = 1'b0; down = 1'b0; left = 1'b0; right = 1'b0; //在进入case语句前就给输出赋予默认值
        case(scancode)
            16'he06b : left 	= 1'b1;
            16'he072 : down 	= 1'b1;
            16'he074 : right 	= 1'b1;
            16'he075 : up 		= 1'b1;
          //此处没有default也可以，已经赋予默认值了
        endcase
    end
    
endmodule

// synthesis verilog_input_version verilog_2001
module top_module (
    input [15:0] scancode,
    output reg left,
    output reg down,
    output reg right,
    output reg up  ); 

    always @(*) begin
        case(scancode)
            16'he06b : left 	= 1'b1;
            16'he072 : down 	= 1'b1;
            16'he074 : right 	= 1'b1;
            16'he075 : up 		= 1'b1;
          	default : begin
              up = 1'b0; down = 1'b0; left = 1'b0; right = 1'b0; //常规方式
            end
        endcase
    end
    
endmodule

组合逻辑中输出变量赋值给自己。

例如：

module latch(
	input wire in1,
	output reg out
);

	always @(*) begin
		if(in1 == 1'b1)
			out = in1;
		else
			out = out;
	end
endmodule

always中敏感列表不全

module moduled(
    rd,
    rst,
    outdata
    );
    input rd;
    input rst;
    output reg outdata;
    always@(rst)
    if(!rst)
        outdata = 1'b0;
    else
        outdata = rd;
endmodule

组合逻辑中 always@() 块内敏感列表没有列全（有rst 和 rd两个），该触发的时候没有触发，那么相关寄存器还是会保存之前的输出结果，因而会生成锁存器。直接用 always@(*) 即可消除 latch

条件语句中有多条赋值语句，每个分支条件下赋值语句的不完整，这也会产生 latch

module moduleb(
    input       data1,
    input       data2,
    input       en ,
    output reg  q1 ,
    output reg  q2 ) ; 
    always @(*) begin
        if (en)   q1 = data1 ;
        else      q2 = data2 ;
    end
endmodule

其中q1和q2的赋值都不全，当然需要避免这种写法，应该一个always块中只给一个变量赋值。

总结

综上，在组合逻辑中要避免让输出信号处于不定状态！ 一定要让所有输出无论在任何条件下都有一个已知的状态，这样可以避免latch的产生。